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dc.contributor.advisorRamírez Molina, Marcelo, asesor
dc.contributor.authorMendoza Aguirre, Juan José
dc.date.accessioned2023-06-20T19:44:51Z
dc.date.available2023-06-20T19:44:51Z
dc.date.issued2020
dc.identifier.urihttp://repositorio.umsa.bo/xmlui/handle/123456789/32148
dc.description.abstractLa memoria describe el desarrollo de un microprocesador RISC de 8 bits, que cuenta con un conjunto de 63 instrucciones que incluyen: operaciones aritméticas y lógicas, transferencia de datos, saltos condicionales, incondicionales, llamadas y retorno de subrutinas y control de interrupción con ciclos de ejecución de 3 fases: búsqueda, descodificación y ejecución. El microprocesador fue desarrollado con portabilidad de diseño mediante VHDL, que permite su modificación, reducción y expansión para adaptarlo a aplicaciones específicas y como plataforma de apoyo en la enseñanza-aprendizaje de microprocesadores para realizar prácticas de laboratorio en hardware y software, y es implementado a través de la utilización de una tarjeta de educación y desarrollo de prototipado rápido que incorpora un dispositivo reconfigurable FPGA de la familia Xilinx. Adicionalmente se realiza la simulación del funcionamiento de los módulos funcionales, lo que hace al diseño factible como una herramienta de hardware abierta. Diseñar e implementar un microprocesador de 8 bits de experimentación y desarrollo, prototipado en hardware reconfigurable FPGA, utilizando el lenguaje de descripción de hardware VHDL.es_ES
dc.language.isoeses_ES
dc.subjectIMPLEMENTACION DE UN MICROPROCESADORes_ES
dc.subjectMICROCONTROLADORESes_ES
dc.subjectDISEÑO DE UN MICROPROCESADORes_ES
dc.subjectDISPOSITIVO RECONFIGURABLE FGPAes_ES
dc.titleDiseño e implementación de un microprocesador de 8 bits de experimentación y desarrollo basado en un dispositivo de lógica reconfigurable FPGA.es_ES
dc.typeThesises_ES
dc.thesisdegreegrantorUniversidad Mayor de San Andrés. Facultad de Ingeniería. Carrera de Ingeniería Electrónicaes_ES
dc.thesisdegreenameLicenciatura en Ingeniería Electrónicaes_ES


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